成果信息

北京大学微电子学研究院在2001年承担了北京市科委的锁相环项目，“CMOS锁相环（PLL）IP核开发”课题的研究工作。该项目已于2005年验收结题。该项目中，课题组采用中芯国际0.25um工艺，2.5v内部电压，完成了面向时钟产生电路应用的高速PLL的设计。经过流片验证和测试，取得的主要测试指标如下：输出频率640MHz，峰峰值抖动225ps，锁定时间<5us，功耗小于7.5mW。2010年完成的基于中芯国际0.13um工艺的高速低抖动PLL硬IP，主要测试指标如下：输出频率1GHz，抖动小于40ps，功耗小于6.5mW。在此基础之上，北京大学微电子学研究院已完成0.5～0.13um的PLL系列IP核开发，包括IP核的电路设计、版图设计、硅验证、IP包装等。开发的系列IP核可直接作为产品提供用户使用，为直接产业化提供了基础。)

背景介绍

锁相环（Phase-Locked Loop，PLL）作为提供时钟和频率基准的关键模块，是用做视频采集、高速数据传输、数字信号处理、无线通讯等领域高性能SoC和FPGA芯片的关键知识产权（Intellectual Property，IP）核。随着通信系统和大规模数字信号处理技术的发展，对高性能锁相环的需求量越来越大。 国内对锁相环路电路特别是其IP核技术研究较为落后，目前有能力提供锁相环IP核的单位主要集中在中芯国际、上海宏利、华虹NEC等工艺线厂商与极少数的几家第三方IP提供商。工艺线厂商的IP核性能指标一般都无法满足超高速低抖动的要求，而第三方IP提供商的高性能PLL硬IP价格又非常昂贵。北京大学微电子学院研究和开发的基于先进CMOS工艺系列锁相环（PLL）硬IP具有很好的市场前景。)

应用前景

本项目拟将开发的锁相环IP作为第三方IP核，依托于北京大学MPW中心进行发布和市场推广。由于该中心有大量的客户在上述工艺厂商做SoC芯片流片，可将项目组开发的IP作为可选择的高性能IP核提供给流片客户备选。随着通信系统和大规模数字信号处理技术的发展，对高性能锁相环的需求量越来越大，研究和开发的基于先进CMOS工艺系列锁相环（PLL）硬IP具有很好的市场前景。)